PCIe5.0 信道损耗特性测试
PCIe5.0 信道损耗特性测试

PCIe5.0 信道损耗特性测试

PCIe5.0 测试解决方案之信道损耗特性测试

信道是PCI Express系统中的关键要素。通道中有许多失真来源,它们会降低从 PCIe发射机到PCIe接收机的信号质量——包括串扰、抖动、符号间干扰(ISI)等等。必须测量信道中的损耗特征,确保它们处在PCIe对特定数据速率的容限范围之内。散射参数(S参数)可以表征高频电路,比如 PCIe 系统中的信道。使用矢量网络分析仪可以帮助快速验证设计中的各种参数,确保它们符合 PCIe 规范的性能要求。

PCIe 5.0 CEM 规范和测试规范的更新

链路损耗总体规划和分配

包括 CPU 和 AIC 芯片封装在内的端到端总链路损耗 – 36dB @ 16GHz,对于由两个连接器如通过Riser卡转接的方式需要考虑总体损耗裕量,通常要在链路中加入Re-timer芯片。在最近的规范中明确了插卡 AIC 总的损耗,不论是发射路径或者接收路径,包括从金手指边缘经过 PCB,过孔,隔直电容,芯片封装等,总损耗不能超过 -9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座,损耗不能超过 -1.5 dB@16GHz。另外CPU封装典型损耗 -8.5dB,AIC 芯片封装损耗 -4.2 dB。理解 PCIe 5.0 的链路损耗,对于发射机/接收机 Tx/Rx 测试所需要搭建的拓扑结构就会有更清楚的认识。

图1. PCIe损耗分配图

自 PCIe 4.0 开始,CEM 夹具里引入了可变ISI板夹具,这个夹具上设计了以接近 0.5 dB 损耗步进的若干差分走线对,在发射机/接收机 Tx/Rx 测试之前,需要使用网络分析仪标定和选取合适的走线对,构建规范要求的总链路损耗目标。如下图所示Tx测试时级联经过标定的ISI走线对,以及示波器嵌入对端芯片封装损耗。

图2. PCIE5.0 CEM 发射机 TX 测试示意图

有一点变化的是,对于PCIe 5.0 发射机 Tx 测试,协会也在考虑使用 S 参数嵌入的方式,取代可变 ISI 板,将上述的发射机Tx测试组网简化为下面的测试组网图,在示波器内嵌入除了夹具和测试电缆外的链路损耗 S 参数。

图3. 采用软件嵌入 S 参数方法简化的 CEM 发射机 TX 测试组网图

在 PCIe 5.0 PHY Test Spec v0.5中,对发射机 Tx 测试已经按这种嵌入 S 参数的方式要求,但这种方式与硬件ISI夹具连接的方式对测量结果的一致性如何?PCI-SIG协会计划在workshop中进行验证和比对。需要注意,用 S 参数取代走线的方法这只适用于发射机 Tx 测试,接收机 Rx 测试仍然需要使用实际的可变 ISI 夹具板。

PCIe 5.0 CEM 测试夹具更新

下图是 PCIe 5.0 CEM 测试夹具的实物图,CEM 夹具和 Base Spec 夹具一样适用了 MMPX同轴接头,采用低损耗板材,目前 CEM 夹具处于小批量状态,在workshop上,将会和仪器厂商进行相关性的验证。

图4. PCIE 5.0 夹具

夹具套件中包含了 CBB,CLB 和可变 ISI 板,及若干 MMPX 短线。需要使用频率范围至少 20 GHz的矢量网络分析仪,测量PCIe 5.0在32GT/s的奈奎斯特频率点16 GHz下,电缆、夹具 PCB、接头、CEM插槽等损耗,选取Tx和Rx测试目标损耗所需要的ISI走线对,总体测量和标定方法与PCIe 4.0类似,使用矢量网络分析仪测量完整通道组网损耗及标定夹具。

图5. PCIE4.0/5.0完整测试组网链路损耗验证示意和流程图